Humboldt-Universität zu Berlin - Mathematisch-Naturwissenschaftliche Fakultät - Rechnerorganisation und Kommunikation

Parallele Programmierung beschränkt sich heutzutage meist auf eine kleine Anzahl von Programmiermodellen - Threading (OpenMP) und nachrichtenbasierende Kommunikation (MPI). Diese Ansätze gehen typischerweise von einer sequentiellen Programmierung mit parallelen Erweiterungen aus.

Moderne Grafikkarten können als spezielle Form eines parallelen SIMD-Systems betrachtet werden. Auch deren Programmierung mit CUDA bzw. OpenCL setzt ein Threading-basiertes Programmiermodell voraus, welches in vielen Belangen nicht die optimale Lösung darstellt. Im Rahmen der Arbeit soll die Anwendung alternativer Programmiermodelle am Beispiel von MapReduce untersucht werden. Dabei soll sowohl ein historischer Abriss von parallelen Programmiermodellen, als auch eine prototypische Umsetzung von MapReduce auf CUDA stattfinden. Anhand von ausgewählten Algorithmen soll die enstandene Umsetzung mit der Performanz alternativer Programmiermodelle für SIMD verglichen werden.

Moderne Prozessoren unterstützen die Erfassung von leistungsrelevanten Ereignissen durch eingebaute programmierbare Zähler-Hardware. Beispiele für solche Ereignisse ist eine abgearbeitete Mikro-Instruktion, eine falsche Sprungvorhersage oder ein L2-Cache-Miss. Die resultierenden Werte werden von Profiling-Programmen (wie z.B. Intel VTune oder oprof) zur Analyse von laufenden Programmen eingesetzt.

Die Verwendung von Performanzzählern in Prozessor-Hardware ist durch deren modellspezifisches (teilweise sogar revisionsspezifisches) Verhalten stark eingeschränkt. Im Rahmen der Arbeit soll ein Meta-Modell für die Ereignis-Mengen verschiedener aktueller Prozessorarchitekturen (Intel Core Technology, AMD Opteron / Phenom, SPARC 9) ermittelt werden. Dies ist die Voraussetzung für den Einsatz solcher Performanzzähler in weitergehenden Arbeiten der ROK-Forschungsgruppe.

Im Rahmen eines laufenden Forschungsprojektes wurde vom Lehrstuhl eine Fehlervorhersage für Hardware-Ausfälle in modernen MultiCore-Prozessoren realisiert. Die Vorherssage basiert auf der Analyse von Prozessor-Performanzzählern, welche von allen modernen Architekturen unterstützt werden.

Im Rahmen der Arbeit sollen verschiedene Lastmodelle für Prozessoren recherchiert und die Vorhersagemechanismen mit diesen getestet werden. Dies beinhaltet die Implementierung der Lastapplikationen in der existierenden Testumgebung, sowie der Vergleich der erfassten Performanzdaten mit den entwickelten Methoden.

Im Rahmen eines laufenden Forschungsprojektes wurde vom Lehrstuhl für Rechnerorganisation und Kommunikation eine Fehlervorhersage für Hardware-Ausfälle in modernen Prozessoren realisiert. Für die zugehörigen Experimentreihen werden Techniken zur expliziten Auslösung von Fehlerzuständen in solcher Hardware benötigt.

Im Rahmen der Arbeit soll der Stand der Forschung zu softwarebasierter Fehlerinjektion ermittelt und evaluiert werden. Dies beinhaltet das Studium verwandter Arbeiten und die prototypische Implementierung ausgewählter Ansätze für X86 und ARM-Prozessoren.